Pick & Place 取放技术
芯片封装制程正经历着巨大的变革，在贴装精度、速度、工艺的要求上都有着前所未有的提高：从引线框架到载板、从焊线到倒装、从平面到 3D、从 RDL 到 TSV。大河半导体的主要工作，就是在 Pick & Place 工艺中持续贡献价值。
为什么精度要求不断收紧
每一代封装工艺都在压缩贴装的精度预算：传统 Epoxy 固晶可容忍 ±20μm；面向存储堆叠的 DAF 热压固晶需要 ±10μm；倒装需要 ±5μm；而 HBM 与 CoWoS 正在把要求推向 ±1μm。我们的产品路线图正是沿着这条曲线推进。
精度与速度必须同时成立
提高精度通常以牺牲速度为代价。我们要解决的工程问题，是让两者同时成立 —— 这正是 D-MARS 8900 能在 600×600mm 面板上以 ±5μm 精度达到 UPH 40K 的意义，约为最接近竞品的三倍产能。