Pick & Place 取放技術
晶片封裝製程正經歷著巨大的變革，在貼裝精度、速度、製程的要求上都有著前所未有的提高：從導線架到載板、從打線到倒裝、從平面到 3D、從 RDL 到 TSV。大河半導體的主要工作，就是在 Pick & Place 製程中持續貢獻價值。
為什麼精度要求不斷收緊
每一代封裝製程都在壓縮貼裝的精度預算：傳統 Epoxy 固晶可容忍 ±20μm；面向記憶體堆疊的 DAF 熱壓固晶需要 ±10μm；倒裝需要 ±5μm；而 HBM 與 CoWoS 正在把要求推向 ±1μm。我們的產品路線圖正是沿著這條曲線推進。
精度與速度必須同時成立
提高精度通常以犧牲速度為代價。我們要解決的工程問題，是讓兩者同時成立 —— 這正是 D-MARS 8900 能在 600×600mm 面板上以 ±5μm 精度達到 UPH 40K 的意義，約為最接近競品的三倍產能。